FPGA之锁相环(PLL)基础配置
    最近一个项目需要用到两路相位差为90度的方波,于是我们小组组长就想到了锁相环(PLL)。配置不复杂,且很实用。
    什么是锁相环呢?这里引用百度百科的解释:锁相环 (phase locked loop),顾名思义,就是锁定相位的环路。学过自动控制原理的人都知道,这是一种典型的反馈控制电路,利用外部输入的参考信号控制环路内部振荡信号的频率和相位,实现输出信号频率对输入信号频率的自动跟踪,一般用于闭环跟踪电路。
    该如何配置使用呢?首先根据FPGA型号建立好工程,接着就可以进行配置了。在Quartus中选择tools -> MegaWizard Plug-In Manager, 如下图所示:
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    接着选择新建:
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然后在I/O里选择ALTPLL,输入文件名并选择语言类型。
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然后是比较关键的一步,分屏系数倍频系数等配置,根据实际需求配置。
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之后一路next,最后勾选文件即可。这里根据个人需求勾选。并不是所有文件都要勾选。
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之后就完成了,然后实例化模块,编写代码,配置引脚。另外,有时候一级PLL不能满足实际要求,可以多级连接使用。比如此处我用了两级,结构如下:
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使用方法类似,这里只给出简单参考:
 

module test(clk, rst_n, line_0, line_1);
input clk, rst_n;
output line_0, line_1;

wire line;
wire line_0;
wire line_1;
wire locked;
wire locked_01;

single_pll sp(
    .areset(!rst_n),
    .inclk0(clk),
    .c0(line),
    .locked(locked_01)
);

mypll pll_ctrl(
    .areset(!rst_n),
    .inclk0(line),
    .c0(line_0),
    .c1(line_1),
    .locked(locked)
);

endmodule

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